cyclone的LVDS电压请教

只看该作者 · 2010-11-11 13:52

我现在想使用Cyclone产生一对差分时钟，输入48M，通过PLL产生100M输出。
在pin planner里面修改100M输出管教的I/O standard 为LVDS 锁定引脚时，自动产生负端引脚。编译产生bit文件，烧写到FPGA中发现，在P端和N端都已经产生了100M时钟，但是时钟电平为TTL电平不是正常的LVDS电平。请教应该如何处理

我使用的是EP1C6T144C8，VCCINT和VCCPLL为1.5V，VCCIO为2.5V。
其中设置为LVDS的管脚是单独的一个bank。

据我了解CYCLONE中的LVDS为反相器产生，不知如何产生LVDS电平。

只看该作者 · 2010-11-12 08:33

不知所说时钟电平为TTL电平不是正常的LVDS电平，用何区分？另外终端是附加了匹配电阻？

只看该作者 · 2010-11-12 11:11

LVDS电平一般是1.25V电平上面叠加一个250mV的波形。P/N端都是如此，两路会将DC电平抵消，产生一个产分波形。
如果用单端示波器测量，可以设置到AC耦合，就可以看到波形了，只能一路一路的观察。

终端没有加匹配电阻:( 板子是以前做的，现在是想另作差分用，所以是没有匹配电阻的。

不过我可以飞一个电阻看看，谢谢提醒:P