我现在想使用Cyclone产生一对差分时钟，输入48M，通过PLL产生100M输出。 在pin planner里面修改100M输出管教的I/O standard 为LVDS 锁定引脚时，自动产生负端引脚。编译产生bit文件，烧写到FPGA中发现，在P端和N端都已经产生了100M时钟，但是时钟电平为TTL电平不是正常的LVDS电平。请教应该如何处理 ？
我使用的是EP1C6T144C8，VCCINT和VCCPLL为1.5V，VCCIO为2.5V。 其中设置为LVDS的管脚是单独的一个bank。
据我了解CYCLONE中的LVDS为反相器产生，不知如何产生LVDS电平。
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