从未见过的verilog句子

只看该作者 · 2010-11-15 22:37

文件中2的这个语句是什么意思啊，第一次在verilog中看到这样的句子
///declare a divisioner
Divisioner #(.DIVISION_MAX(BUFFER_CYCLE)) state_jump_divisioner( Bus2IP_Clk, is_idle, will_state_jump );
//assign will_state_jump = ~is_idle;

BUFFER_CYCLE在文件2中 parameter BUFFER_CYCLE = 2;
DIVISION_MAX在文件1中 parameter DIVISION_MAX = 32'd25000000;
Divisioner是文件1中的module

state_jump_divisioner这个在整个工程中搜都搜不到

Bus2IP_Clk, is_idle, will_state_jump 这三个信号和文件1中的clock_src, isReseted, pulse_dst似乎是相接的

这种句子第一次看到，哪位能解释一下

verilog是半路出家

只看该作者 · 2010-11-16 08:52

翻了翻书

Divisioner #(.DIVISION_MAX(BUFFER_CYCLE)) state_jump_divisioner( Bus2IP_Clk, is_idle, will_state_jump );

是一个带参数的元件例化语句

DIVISION_MAX是在Divisioner 中定义的一个参数，这里将BUFFER_CYCLE的值赋给它

state_jump_divisioner是元件名

Bus2IP_Clk, is_idle, will_state_jump 这三个参数与Divisioner元件的三个参数是按顺序对应的

有了网总惯到网上搜索，

其实基础的东西还是得多看看书