485接口芯片的收发状态由相应使能引脚控制，在无数据发送时，收发控制脚为逻辑0，接口处于接收态，当数据发送端为0时（即发送逻辑0），C1储存电荷通过R3泄放，经一段时间后（由C1、R3的时间常数和与非门的逻辑门限共同决定），与非门输出为逻辑1，485接口处于发送态将逻辑0发出。当输入信号变为1时，同样通过RC延时后使接口片转为接收态，这时总线逻辑由R4、R5、R6偏置到逻辑1，相当于发送了逻辑1，只是该接口电路会使数据发送有个延迟。
图中有些错误：电气节点未画，而且该电路的设计水平按满分100的标准打分的话，俺只给65，R1、R2根本就是多余，R7的选择则跟前级电路相关，从此电路的设计可以看出，设计者对器件参数的了解有限，不过也可以看出作者比较严谨，这是优点，所以在60分的基础上加5分。 |
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