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请教FPGA计数器跳变

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song9644|  楼主 | 2010-11-22 16:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 计数器, altera, CPLD, LTE
本帖最后由 song9644 于 2010-11-23 09:37 编辑

请教：FPGA下计数器的数字发生跳变(毛刺)（1到2，2到3正常，3到4，4到5正常，有规律）。ALTERA 的quartus 9.1 或6.0，7.2等。
        CPLD下无上述问题。
谢谢

说明.rar

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沙发
andyany| | 2010-11-22 17:18 | 只看该作者
把你的源程序发上来。

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板凳
song9644|  楼主 | 2010-11-22 17:22 | 只看该作者
module fpga(clock,        q1          );
        input        clock;
        output        [12:0]                q1;
        reg                [12:0]                q1;
       
    reg                [4:0]            q2;
        always @(posedge clock)
         begin
                                q2 <=q2+1;
                         q1<=q2;               
        end                       
       
endmodule

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地板
ar_dong| | 2010-11-23 16:10 | 只看该作者
基础问题,这是正常现象
1到2两位跳变,2到3一位跳变,3到4三位跳变,4到5一位跳变
一位跳变没毛刺,两位跳变两个跳变沿有先后产生一个中间过程就是毛刺,

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5楼
lianshumou| | 2010-11-29 15:11 | 只看该作者
原因很简单,  一次跳变的位数多了后, 因不同的触发器动作不是同时的,所以有中间过程.  而一次变化一位的那种就没有这种问题,比如格雷码计数器,就是不会有中间过程的毛次的.

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6楼
lknudt| | 2010-11-30 10:09 | 只看该作者
时钟频率多少啊？加个全局时钟约束试试

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