图像采集方案中一些技术疑惑，请朋友们帮助（FPGA+AD9929+CCD(ICX424)）
熟悉此方案的朋友，请帮忙解答，叩拜！希望朋友们批评指正。
方案选择：FPGA+AD9929+CCD(ICX424)。
特点：AD9929输出既有水平驱动又有垂直驱动，这个方面能在驱动CCD上，比较方便。而且具有AD转换等处理CCD输入信号，直接输出12位的数字信号，有利于图像的后期处理。
FPGA的用途主要有两点：一个是驱动AD9929,另一个是读取AD9929采集CCD的数字信号
问题来了：
1． AD9929的输入输出特性问题：有熟悉AD9929的朋友，恳请帮忙解答，拜谢。看了datasheet，懂了一点，但是感觉很乱。
a: AD9929输出的垂直驱动V1 V2 V3，其中V1 V3具有3级电压水平，V2只有2级，所以，和ICX424连的时候，AD9929的V1 V2 V3分别连在ICX424的V2 V1 V3相连。这个应该没有问题。
b: AD9929输出的H1、H2和RG为TTL电平，最高电平可以达到3.6V，驱动ICX424AL需要5V高电平。需要一个电平转化芯片。转换芯片的选择需要注意其的转换速度。
c: 关于AD9929的SUBCK脚与ICX424的SUB脚相连的匹配的问题：SUBCK输出在-7.5~15 V，而ICX424的SUB要求的输入为（Absolute Maximum Ratings）SUB– GND为-10~26V,也就是说可以匹配，可是我参考的论文文献说，不能匹配，在AD9929的输入端加一个倍增电压才可以接到ICX424上，这一点，有点疑惑，请朋友们指点。
d: AD9929的主时钟频率,datasheet上说AD转换时钟最大达36MHz，12-bit 36 MHz A/D converter；The AD9929 is specified at pixel rates of up to 36 MHz.
The precision timing core uses the master clock input (CLI) as a reference. This clock should be the same as the CCD pixel clock frequency. Figure 15 illustrates how the internal timing core divides the master clock period into 48 steps or edge positions. Using a 36 MHz CLI frequency, the edge resolution of the precision timing core is 0.58 ns. A 72 MHz CLI frequency can be applied to the AD9929, where the AD9929 will internally divide the CLI frequency by two. Division by 1/3 and 1/4 are also provided. CLI frequency division is controlled by using CLKDIV (Address 0x05) register. 如果AD9929外接36MHz的时钟，这句话This clock should be the same as the CCD pixel clock frequency.是不是说AD9929的外部时钟应该和ICX424的像素时钟频率一致，但是在ICX424的datasheet上，并没有提到所谓的像素时钟，只是说了Horizontal drive frequency: 24.54MHz， 这些真让人迷惑。有篇文献上说，外加12MHz的时钟，不知道妥不妥。请指教。 先向各位说声谢谢，期待大家的指点，我也会把这些疑惑弄个清楚，并在此发布出来，以便后来者参考。谢谢。大家也可以浏览我的博客的一些动态。谢谢。 | 
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