求教一个Verilog的编程问题

只看该作者 · 2010-12-6 15:58

想法是编写一个寄存器，通过总线收发数据。但是总线确不知道是定义成wire还是reg型的。编译的时候报错：v(19): (vlog-2110) Illegal reference to net "bus
源代码如下：
`timescale 1ns/1ns
module register( bus, enout, load,clk );
inout [7:0]bus;
input load, enout, clk;
wire [7:0]bus;
reg [7:0]inside;
initial
begin
inside <= 8'b000_0000;
end
always @( posedge clk )
begin
      if ( load )
         begin
         inside <= bus;
         end
      else if ( enout )
         begin
         bus <= inside;
         end
end
endmodule

只看该作者 · 2010-12-6 23:01

难道没有人知道，悲剧

只看该作者 · 2010-12-7 09:00

我一般都再定义个x reg，在模块里用，然后assign bus=x reg

只看该作者 · 2010-12-7 12:49

3# yonnai :]:

我代码里面的 reg[7:0] inside不就是起得你说的x reg的意思吗

只看该作者 · 2010-12-9 16:42

本帖最后由 andyany 于 2010-12-9 16:43 编辑

改成这样试试——
`timescale 1ns/1ns
module register( bus, enout, load,clk );
inout [7:0]bus;
input load, enout, clk;
reg [7:0]bus_reg;
reg [7:0]inside;
wire r_w;
initial
begin
inside <= 8'b000_0000;
end
always @( posedge clk )
begin
      if ( load )
         begin
         inside <= bus;
         end
      else if ( enout )
         begin
         bus_reg <= inside;
         end
end
assign r_w = (load)?1'b1: ((enout)?1'b0:1'bz);
assign bus = (r_w)?8'bz:bus_reg;
endmodule