本帖最后由 patrick007 于 2010-12-17 01:46 编辑
我建议你从VHDL开始。
在论坛上发现很多很多新手都在用软件的思维方式编写hdl。
我觉得和使用verilog有一定关系。尤其是你把verilog当成和c类似的东西。
虽然综合工具会越来越智能，但恐怕还是暂时不如优秀的设计人员。
像对待软件代码一样对待verilog，我觉得做出来的电路性能值得怀疑，尤其使用很高层次的模型描述硬件的时候。
当然如果你绝对性能不是很重要，就另当别论了。
用VHDL可以让你完全忘记软件，至少可以暂时离它远一点。
做个一年半载，设计能力差不多了。可以再回头学verilog，都是很轻松的事。
看一看语法，再大量练习一些基本描述方法，去综合综合看看性能，基本上就可以上路了。
针对就业来讲，人家看的是你的设计能力，那个能力在的话，我不觉得有什么地方会挑你使用的语言。因为相对设计能力，这都是很快能学会的东西。
如果说公司因为你目前使用的语言和他们的不一样而不接受你，那这种公司其实也不用去了。
|
楼主
