学VHDL还是学verilog？

只看该作者 · 2010-12-12 22:30

我现在是大三学生，学校开了EDA的课程，学的是VHDL语言，但是听同学说现在大部分公司搞设计开发用的都是verilog，我想问下，我现在到底学哪一种比较好
本文来自电子工程师之家:http://www.eehome.cn/read.php?tid=44982

只看该作者 · 2010-12-13 08:50

各有优缺点吧

1万 · 2010-12-13 13:15

2个都学吧

只看该作者 · 2010-12-13 16:09

个人建议，要会写Verilog，能读懂VHDL就行了

只看该作者 · 2010-12-14 00:34

都可以吧

只看该作者 · 2010-12-14 21:49

LZ是哪个学校的，还学VHDL,羡慕！

只看该作者 · 2010-12-14 22:51

你是那个学校的？我学习啊袄就是verilog呀！

还是学习verilog把~ 这个和C语言近，也容易
学懂，大部分人现在用这个。。。。

只看该作者 · 2010-12-16 20:17

学Verilog吧，对就业比较有利，VHDL在高校用得比较多，不知道为什么还没改过来。

只看该作者 · 2010-12-17 01:44

本帖最后由 patrick007 于 2010-12-17 01:46 编辑

我建议你从VHDL开始。
在论坛上发现很多很多新手都在用软件的思维方式编写hdl。
我觉得和使用verilog有一定关系。尤其是你把verilog当成和c类似的东西。

虽然综合工具会越来越智能，但恐怕还是暂时不如优秀的设计人员。
像对待软件代码一样对待verilog，我觉得做出来的电路性能值得怀疑，尤其使用很高层次的模型描述硬件的时候。
当然如果你绝对性能不是很重要，就另当别论了。

用VHDL可以让你完全忘记软件，至少可以暂时离它远一点。
做个一年半载，设计能力差不多了。可以再回头学verilog，都是很轻松的事。
看一看语法，再大量练习一些基本描述方法，去综合综合看看性能，基本上就可以上路了。

针对就业来讲，人家看的是你的设计能力，那个能力在的话，我不觉得有什么地方会挑你使用的语言。因为相对设计能力，这都是很快能学会的东西。

如果说公司因为你目前使用的语言和他们的不一样而不接受你，那这种公司其实也不用去了。

只看该作者 · 2010-12-17 01:47

学的时候，还是越规范越好，好习惯养成后，
可以怎么简单怎么来。

只看该作者 · 2010-12-17 19:43

我读书时期是学的VHDL
去年用过CPLD，后来改用了Verilog 因为我忘记VHDL了呵呵，个人感觉！呵呵

只看该作者 · 2010-12-17 20:26

哦哦。谢谢大家。第一次提问就有这么多的回复，那我还是采取9楼的建议吧。

只看该作者 · 2010-12-17 22:03

:lol我用VHDL，因为老外的DSP开发板上例程就是VHDL的，我跟着就学来了。

1万 · 2010-12-21 15:03

只是语言而已！

只看该作者 · 2010-12-21 15:50

只看该作者 · 2010-12-21 17:45

:handshake偶现也是大三学生，学校学的是VHDL，然而，我出去工作的师兄们都推荐我用Verilog，搞得我也很迷茫。经过我这么的学习和摸索，终于可以很清晰地分清它们的优缺点了。单从历史发展来看，就可以知道它们的区别与各自的优势，VHDL来自美国国防部，而Verilog来自民营企业，VHDL严谨规范，Verilog简单实用。其中Verilog的更多灵感是来自C，所以灵活性比较高，但带着软件的思想。从作用来看VHDL可以描述寄存器级和行为级，Verilog描述的是门级和寄存器级。其实两种语言只是工具，学硬件描述语言还是注重学习它的设计思想以及怎么去应用发挥它的优点特点。初学者建议学VHDL，这样可以养成一个比较良好的规范习惯和硬件描述思想。强烈建议精通一门，了解另一门。奔驰和宝马，你要什么，自己选吧，但切勿贪心，要不会累到吐血。:victory:祝你好运。一起进步。