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mch_emc IP的时序问题

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LIU_XF|  楼主 | 2010-12-16 12:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
mch_emc IP可以将PLB总线时序转为inter时序

下面是我用chipscope抓到的波形



Mem_DQ_O_In :  数据输入
Mem_OEN:      读信号
Mem_A:           地址输出
Mem_DQ_Out :  数据输出
Mem_DQ_T:      方向  为0输入 为1输入
Mem_CEN:  片选
Mem_WEN:  写信号

按理说,在写周期开始前,地址和数据应访是先准备好了的
从上面的图可以看出,地址和数据是同时准备的,但此时的Mem_DQ_T却仍然是输入状态,也就是说,尽管Mem_DQ_Out有数据输出了,但出输出不到DQ IO上

我想这个Mem_DQ_T应该是在WEN有效前就应该变为底的,而不是在WEN下降沿的时候变为低

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沙发
LIU_XF|  楼主 | 2010-12-16 12:03 | 只看该作者
Mem_DQ_T的时序可不可以通过哪里来调整

当Mem_DQ_Out有数据输出时,它就立马有效

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板凳
LIU_XF|  楼主 | 2010-12-19 13:53 | 只看该作者
大家觉得这不是个问题吗

通常来讲,RAM是在WE的底电平写数据,按理说这个时序是不会有什么问题

那如果是在WE的下降沿写数据呢,这样就有问题了

我试过

如果不用DQ_IO而用Mem_DQ_Out这是没问题的

但没法读了

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地板
LIU_XF|  楼主 | 2010-12-19 13:57 | 只看该作者
本帖最后由 LIU_XF 于 2010-12-19 13:59 编辑

你说要是这样该多好(看红圈片与楼主位的差别)



这算不算是BUG

本想在HDL里改一下,但文件太多了,有点晕

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5
SuperX-man| | 2010-12-19 21:45 | 只看该作者
回复有点晚了,抱歉.
在EDK中Inout的定义和ISE不同,是要通过一个额外的三态来实现的,也就是会有一个三态信号来控制其输入输出方向,也就是Mem_DQ_T, 当为0时就为输出状态,为1时为输入状态,和HDL代码有关,由于总线读写控制是分开的,一般是总线的写信号或者读信号来的时候才会改变其状态,也就造成了你觉得不够完美的地方.
这需要修改代码,位置应该就在总线读写控制里,你搜索DQ_T应该可以找到.

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6
LIU_XF|  楼主 | 2010-12-22 14:36 | 只看该作者
也不是完不完美的问题

现在问题是要访问的外设是 在WE的下降沿写数据,而这时的数据处于亚稳压

所以出错

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LIU_XF|  楼主 | 2010-12-22 14:37 | 只看该作者
软件里的IP改了,换个软件又不行了

看来得自已做IP才行

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SuperX-man| | 2010-12-22 15:32 | 只看该作者
你自己软件里的代码建议你只改你工程下的,千万别改软件安装目录下的,否则你之后的IP都是你改过的.

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jiadecun| | 2011-7-30 15:35 | 只看该作者
我也在研究这个,用它来控制FLASH MEMORY 的读写,尝试各种地址线的接法 都失败了,我看DATASHEEt里面说data bus 是big_endmin。就是数据线要反着接控制器的DQ0接到FLASh 的DQ15,地址线也是的,但是我接了控制FLASh 得不到预期的效果

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