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新手，问个弱智问题

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楼主
ZCDS|  楼主 | 2010-12-25 10:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, ps, SCALE, TI, verilo
我在学习Verilog HDL语言，我就比较困惑，用时延语句时，外部要不要接晶振呢。
  比如：
              `timescale 1ns/100ps
              assing #2 sum=a^b;   
  芯片内部无时钟怎能确定时间,大侠们 HELP!

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沙发
半个苹果| | 2010-12-25 20:33 | 只看该作者
嗯，这个不能综合的，只能用于仿真

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板凳
ZCDS|  楼主 | 2010-12-26 10:11 | 只看该作者
敢问什么是“这个不能综合的，只能用于仿真”，若不是仿真，怎样实现延时

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地板
ma9453| | 2010-12-26 10:29 | 只看该作者
想延时就必须有时钟，这种延时一半是用来模拟组合电路中门电路的延时的

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5楼
song2692005| | 2010-12-26 16:08 | 只看该作者
这个是仿真的好不。。。。实际能综合下载到器件中的没有这语句

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