请教大家了:我用SPARTAN3做DDR的控制器,ISE10.1的版本,MIG生成的DDR的IP核。用chipscope看时序,WR的时序跟MIG的资料上的基本一致,CMD、CMD_ACK、input_datai、nput_address、BURST_DONE等信号都符合资料上的时序,那么是不是说我就已经把数据写进DDR了?但RD的时序中data_valid信号滞后于CMD_ACK几十个周期才跳变到高,而且读出的数据都不对。这怎么回事啊?
请教大家了,我急的要崩溃了,都搞了一个多月了还是没什么进展,我该怎么继续呢? |