我的模块里有altera的PLL核,仿真时已经调用了altera的仿真库,而且复位了,testbench里输入时钟的频率也和设定的一样,可是输出就是一条红线,有谁知道怎么回事?parameter D=20;
parameter D1=12.5;
integer i;
always #(D/2) CLK=~CLK; //CLK是25MHZ
always #(D1/2) CLKOUT=~CLKOUT;//CLKOUT是40MHZ |
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