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[FPGA]

生成Qsys系统之后，没有reset输入口？

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zpccx|  楼主 | 2017-9-6 10:47 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
Reset, AC, 控制器, 硬件, verilo
自定义了一个求两个数字a，b的最大公约数的硬件算法，然后用avalon MM 从设备接口连接到Qsys系统上，
系统包括了：
一个clk核，
一个Nios II standard核
一个DDR2控制器
一个sysID核
一个JtagUART核

以及 一个自定义的求最大公约数核。如下图所示




连接完成之后，生成Verilog以及bsf文件  都没有reset输入（如下图），求解这是为什么，我记得原来是好好的

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