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【开发求助】为什么reset信号会走BUFG？

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楼主
xiaoxiaofeifan|  楼主 | 2011-1-13 19:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Reset, 信号, 管脚, 功能模块, FPGA
综合通过，MAP时出现错误，指出复位信号的管脚和所用的BUFG为非优化路径。这个程序是在原有功能模块上添加的，原有功能模块复位信号管脚和当前一致，但是复位信号只是通过IBUF进入FPGA。应该reset信号是不走BUFG的吧，虽然可以在约束中添加约束将此处error改为warning，但是总会影响系统性能。想问问一般是什么情况导致的reset走BUFG？如果走BUFG的话如何和管脚相匹配？

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沙发
mr.king| | 2011-1-13 21:55 | 只看该作者
你把它分配到全局时钟输入管脚了吧

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板凳
xiaoxiaofeifan|  楼主 | 2011-1-15 10:56 | 只看该作者
是用的开发板，固定的一个复位引脚。之前的设计没有综合到BUFG，说明应该不是这个问题。百思不得其解。

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地板
SuperX-man| | 2011-1-15 11:21 | 只看该作者
小版碰到过类似问题过
一般你肯定在后续的设计中,有用到RESET信号做为触发或者一些类似于时钟性能的代码.
如果有时钟性能的话,就会自动将你这个信号归类于时钟信号,也就是需要你用全局时钟,所以才需要你在UCF中加入相关说明.
或者你改变你后面的设计结构,让其不和时钟性能类似

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5楼
amini| | 2011-1-17 13:35 | 只看该作者
围观一下。

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6楼
TOTO无烦忧| | 2011-1-17 20:43 | 只看该作者
具体问题具体分析。
要看这个BUFG是怎么来的。HDL里例化的还是综合器自己添加的？综合器用的什么？我有遇见过Synplify自动给high fanout的网线加BUFG

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7楼
atua| | 2011-2-10 11:06 | 只看该作者
楼上正解，一般reset信号和时钟一样是大扇出的，为保证FPGA内部各个不同部分能正常工作，通常reset需要走全局网络，具体到楼主的问题，需要更详细的信息才能判断是什么情况

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8楼
linas| | 2011-2-10 17:37 | 只看该作者
哦，明白了。谢谢各位

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9楼
爱在2012| | 2011-2-11 12:21 | 只看该作者
学习了。:handshake

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10楼
bairan168| | 2011-2-11 13:29 | 只看该作者
:handshake

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