module countpro( clk,led1,led2,s1,s2);
input clk,s1,s2;
output led1,led2;
reg led1;
reg led2;
wire s1;
wire s2;
always @(posedge clk)
begin
if( s1==1'b1 )
begin
led1 <= 1'b1 ;
led2<=1'b1;
end
else
led1 <= 1'b0;
led2<=1'b0;
end
endmodule
写这段代码的用意是想用来试验begin---end块下面的语句是并行的还是串行的
仿真时给的条件是 CLK=20NS方波 S1=S2=20US方波 结果led1输出20us方波
（有一个clk周期的延迟） 但是LED2始终输出低电平。难道verilog中不能同时使用
两个变量赋值（本来想看看LED2是否输出滞后LED1 1个CLK时钟周期. |
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