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想在FPGA的电路里增加延时，串联多个与门可行吗？

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楼主
不爱说话|  楼主 | 2011-1-27 20:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 电路, 串联, se, 逻辑门电路
如题，最近在使用FPGA。想在输入的CLK新号上加一点延时，但又不是很多（10-30ns吧）。想了很多办法都不行，最后想到了加一些逻辑门电路的方法。实验后失败，好像ISE在综合的时候认为这些电路是多余的就给优化掉了。我想问问有没有办法不让ISE不优化这些电路呢?

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bnyuli| | 2011-1-29 09:59 | 只看该作者
可行吧！

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TOTO无烦忧| | 2011-1-30 11:08 | 只看该作者
1. 用LUT加延时是可行的

2. XST会自动去掉冗余逻辑。要保持你的信号，给每个net加上S属性
(* S = "True"*) wire wannakeep;

具体语法参考Constraint Guide

3. 这样控制很不精确，能用寄存器打拍子就尽量用寄存器

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coco11| | 2011-2-1 21:21 | 只看该作者
不能确定。我还是学习吧。

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5楼
ladygaga| | 2011-2-12 21:44 | 只看该作者
学习了。

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6楼
明空| | 2011-2-14 11:46 | 只看该作者
给时钟加延时？加了延时以后的时钟特性会变差，可能会得不偿失。

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7楼
小云001| | 2011-2-14 14:51 | 只看该作者
三楼的回答好

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8楼
atua| | 2011-2-15 15:34 | 只看该作者
时钟的就通过调相来实现吧，别的都是浮云

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9楼
dan_xb| | 2011-2-21 17:00 | 只看该作者
1. IO上面有IODELAY模块的，用这个模块延时
2. 通过DCM/PLL/MMCM调相
其实很少用到时钟延时的，你莫非使用的是系统同步设计？现在大家都不这么干了。改成源同步设计吧。

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10楼
TOTO无烦忧| | 2011-2-22 09:51 | 只看该作者
恩。没注意是时钟-_-
前面说的方法适用于数据。
时钟就用DCM/IODELAY吧

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11楼
linas| | 2011-2-23 22:24 | 只看该作者
学习的路过。

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12楼
老大的幸福| | 2011-2-24 10:14 | 只看该作者
学习学习

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13楼
0中国芯0| | 2011-2-24 19:36 | 只看该作者
多谢各位大虾

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14楼
hcgood| | 2012-4-4 22:17 | 只看该作者
搞不懂

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15楼
GoldSunMonkey| | 2012-4-5 09:41 | 只看该作者
搞不懂
hcgood 发表于 2012-4-4 22:17

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16楼
tmkdfan| | 2012-4-5 11:10 | 只看该作者
9楼很强大。 [url=https://bbs.21ic.com/redirect.php?goto=findpost&pid=1534943&ptid=21
7923]9#[/url] dan_xb

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17楼
AutoESL| | 2012-4-5 11:21 | 只看该作者
1# 不爱说话
呵呵，这样啊

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