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有关Verilog HDL 错误

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wangjun3024|  楼主 | 2011-1-27 22:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
本人是Verilog HDL入门者,在MAX+plus II编译下列程序时,出现这样一个错误:
Error:Line1,File e:\adder4.tdf:
TDF syntax error:Expected ASSERT,CONSTANT,DEFINE,DESIGN,FUNCTION,
IF,POTIONS,PARAMETERS,SUBDESIGN,or TITLE but found a symbolic name"module"

原程序如下:module adder4(cout,sum,ina,inb,cin);
                 output[3:0] sum;
                 output cout;
                 input[3:0] ina,inb;
                 input cin;
                 assign {cout,sum}=ina+inb+cin;
                 endmodule

本人不知道错在哪里,找不出问题来,请高手们指点,谢谢!

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沙发
明天我还来| | 2011-2-9 16:44 | 只看该作者
:L,帮你把问题顶上去。

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板凳
xb007| | 2011-2-9 23:35 | 只看该作者
verilog中,输出都应该定义为reg类型的变量,修改后试试!

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地板
10985242| | 2011-2-10 12:58 | 只看该作者
属于基本的语法错误,建议楼主再多看下基本资料,另安装好ISE后有一些Example的工程和源码,可以先参考语法及设计流程

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5
linas| | 2011-2-10 17:33 | 只看该作者
完了,我竟然觉得是对的。

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6
爱在2012| | 2011-2-11 12:23 | 只看该作者
呵呵,这样的错误我原来经常是看不出来的。

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7
wangjun3024|  楼主 | 2011-2-14 21:55 | 只看该作者
后来我在Quartus II 中是可以通过编译的。奇怪。

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8
SuperX-man| | 2011-2-15 09:54 | 只看该作者
不会你在新建文件的时候选的不是Verilog语言编译吧,看着这个报错,有点像VHDL的编译.

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9
foreverly| | 2011-2-16 22:52 | 只看该作者
:$

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10
arbiter_ic| | 2011-2-22 10:21 | 只看该作者
基本语法错吧。
wire没声明就assign了。
Quartus对语法检查相当松,很多地方都放过了。
例如例化结尾处的逗号。

个人认为还是按语法规范做设计吧。
不要依赖于太松的语法检查,否则不利于学习,并且有的时候出错了都不知道。

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SuperX-man + 2
11
vivisa| | 2011-2-26 23:18 | 只看该作者
学习了。

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12
coco11| | 2011-2-27 16:54 | 只看该作者
学习了。

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13
老大的幸福| | 2011-2-27 17:37 | 只看该作者
10楼好。

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