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1）晶振电容太远。这是最基本的常识。而且晶振下面最好不走线无过孔。 2）IC去耦电容仅仅是摆设作用。因为打不开你的附件所以没有传图（本想把自己画的给你一份）。 3） 布线层间穿越尽力减少。比如你第一张图： c9，C10。Q4等地方完全可以优化的。 4）电源和底线能平行走线的尽力平行走，这个你可以优化的。因为你这个电路太小可以做到的 4）数字地与模拟地你没区分 ，？5）先熟悉下布线规则。布线也有“安规”的。 6）养成良好习惯。“印字”这样做很难看的。有规律可循----印字可以参考正规大厂的电路板自己去感悟。 7）做板子没定位孔是练习软件应用,还是? 8)整体一般，就是刚熟悉软件的应用。很多基础自己找材料补充了。 9）整体布局完全可以优化。。。。。。。 仅仅是参考意见。比我98年开始布的强多了。。。。 |
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