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发表于 2011-2-15 09:57

module Tcasex(ADDRESS,A,B);
  input[4:0] ADDRESS;
  output A;
  output B;

  reg[4:0] ADDRESS;
  wire A=0;
  wire B=0;

  assign A=0;
  assign B=0;

casex(ADDRESS)
5'b00xxx:A=1;
5'b01xxx:B=1;
5'b10x00,5'b11x00:
begin
   A=1;
   B=1;
end
  default: A=0,B=1;
endcase
endmodule

用modelsim编译时，老是报错：
** Error: F:/code/Tcasex.v(6): Port mode is incompatible with declaration: ADDRESS
** Error: F:/code/Tcasex.v(23): near "casex": syntax error, unexpected "casex"

发表于 2011-2-15 11:53

module Tcasex;
  //input[4:0] ADDRESS;
  //output A;
  //output B;

  //wire [4:0] ADDRESS;
  reg [4:0] ADDRESS;
  reg A;
  reg B;

  //assign A=0;
  //assign B=0;

initial
begin
A = 0;
B = 0;
ADDRESS = 5'b0xxxx;
end

//assign ADDRESS = 5'b0xxxx;
always @(ADDRESS)
casex(ADDRESS)
5'b01xxx:B=1;
5'b00xxx:A=1;
//5'b01xxx:B=1;
5'b10x00,5'b11x00:
begin
   A=1;
   B=1;
end

endcase
always@  (A or B)
$monitor ("At time  %t, A  = %b, B =  %b", $time,  A,  B) ;
endmodule

发表于 2011-2-19 23:01

default: A=0,B=1;
豆号表达式都用上了.

发表于 2011-5-20 13:14

你那个是一个多路选择器，需要有输入数据，

发表于 2011-5-20 13:15

ADDRESS是地址选择

发表于 2011-5-22 18:06

input[4:0] ADDRESS;。。。。reg[4:0] ADDRESS;
modelsim出现的问题在这。
对于input型的输入，是没有reg支持的。
只有output 才有reg支持。
“Port mode is incompatible with declaration: ADDRESS
”正是说明格式不兼容。

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