代码风格问题

发表于 2011-2-28 15:41

为什么verilog的代码实现一个功能，都是写一个大的模块，不像写C++代码一样，可分为多个函数，这样比较好一点，代码比较容量读，是不是verilog这样写比较不好啊

发表于 2011-2-28 17:05

实际上verilog按功能分module来写，是一个好习惯。
我是很少看到你说的情况。

发表于 2011-2-28 20:34

用verilog要像看待电路一样看待它.不能以C语言的调用关系来理解,你最多只能是看成是元件例化.

发表于 2011-3-2 09:03

谢谢，2、3 两楼回答，比如要实现一个数码管显示，其中用到定时器，移位、串行移位时钟产生、并行位移时钟、数据自加等几个小模块，如果把这几个小模块写到一个模块中，代码就将近100行左右，这看起来就比较麻烦了。把这几个小模块写成几个小模块，然后组合起来，实现数码管的显示。这样与写一个独立模块在电路上有没有区别呢？

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