求ISE布线约束

发表于 2011-3-1 17:09

各位好，我在用XILINX的FPGA和AD公司的一款DSP的接口时，有一个接口是LINKPORT，是一种LVDS的协议，一对差分时钟，附带4对差分数据，时钟和数据都是DDR的，唯一特别的是，时钟不是一直存在的，有时钟就是有数据。所以在FPGA这边做接收的时候，不能用到那个ODDR的。我现在时钟一直调补上去，只能到200M左右。如果时钟用全局的夜可能会有改善。但是我一个FPGA上要用好多这个接口，而且，FPGA上的全局时钟位置也决定着我不太可能都用全局时钟。我看了V2和V4的开发板上，他们的时钟没有完全用全局时钟，而是在接收的程序中做了一些布线的约束。是在程序里，把信号的路径用坐标的方式描述了，请问一下，谁有这方面的资料啊？

发表于 2011-3-1 19:50

:$，没有。帮你把问题顶上去。求解。

发表于 2011-3-2 11:41

网上找找吧，爱莫能助了

发表于 2011-3-3 08:43

可以考虑一下BUFIO，不知道能不能达到你的要求

发表于 2011-3-3 10:09

本帖最后由 dan_xb 于 2011-3-3 10:11 编辑

。。。。。。貌似你一直没说你用的是哪个型号的FPGA。。。。。。汗
如果是V5的话，时钟进CC管脚，用ISERDES，工作在MEMORY模式
这个是预先设置好的解决方式了

发表于 2011-3-3 10:20

忘了说，可以工作在500MHz，1Gbps每线

发表于 2011-3-3 14:30

我用的V6的LX240T，我看他V2的开发板上的这种协议，好像也没有把始终放到CC引脚上。所以PCB的时候也忽略了这一点，而且由于用了好多组，考虑PCB布线问题，也没有全部用到CC上

发表于 2011-3-4 11:28

楼主是想知道如何把"信号的路径用坐标的方式描述" 这方面的资料么?

发表于 2011-3-6 19:26

是不是有些没写全啊。

发表于 2011-3-14 18:14

发表于 2011-3-15 00:27

路过学习

发表于 2011-3-17 10:04

500MHz，1Gbps每线
MRCC可以到相邻的3个BANK
SRCC可以到本BANK
这么高的速度，你不用区域时钟估计不行

发表于 2011-6-22 22:33

受教了。

发表于 2011-6-23 22:05

学习学习

发表于 2011-6-23 22:46

学习了

发表于 2011-6-24 10:29

MARK一个

求ISE布线约束

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