各位好,我在用XILINX的FPGA和AD公司的一款DSP的接口时,有一个接口是LINKPORT,是一种LVDS的协议,一对差分时钟,附带4对差分数据,时钟和数据都是DDR的,唯一特别的是,时钟不是一直存在的,有时钟就是有数据。所以在FPGA这边做接收的时候,不能用到那个ODDR的。我现在时钟一直调补上去,只能到200M左右。如果时钟用全局的夜可能会有改善。但是我一个FPGA上要用好多这个接口,而且,FPGA上的全局时钟位置也决定着我不太可能都用全局时钟。我看了V2和V4的开发板上,他们的时钟没有完全用全局时钟,而是在接收的程序中做了一些布线的约束。是在程序里,把信号的路径用坐标的方式描述了,请问一下,谁有这方面的资料啊? |