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高频信号的一个疑问。

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楼主: fzh123
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fzh123|  楼主 | 2017-9-27 11:19 | 只看该作者 回帖奖励 |倒序浏览
ohayou 发表于 2017-9-27 10:58
送到嘴边   

截止频率(Knee Frequency)

兄台,真没误解,只是我的知识不系统,都比较散,目前还不能有效运用,差不多能算读死书吧。
方波傅里叶分解我做过,5次谐波后对上升时间的影响基本上就很小了,所以也一般取的是5次谐波
为方波的带宽。我因为没有真正接触过高速电路,也只是知道分布电容和器件的输入电容,这些
电容的存在可定会使电路有一个最大的带宽,我想知道的是当信号的5次谐波大于这个带宽时怎么
办(实际上必须避免这种状况)。
话说在打这些字的时候,我好像又明白了一些东西。不过还是有一个疑问:过孔什么的都是有电容
的,要怎么处理这些情况才能使信号不至于畸变到不可识别的状态。

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ohayou| | 2017-9-27 12:16 | 只看该作者
fzh123 发表于 2017-9-27 11:19
兄台,真没误解,只是我的知识不系统,都比较散,目前还不能有效运用,差不多能算读死书吧。
方波傅里叶 ...

这种估算是略微高估了数字信号带宽的一种估算,意思是说你的级联电路带宽高于这个带宽就不会影响信号传输,高估是为了留有余量。我说的那本黑魔书第一章就讲这个。5次谐波也是一种粗略估算方法,如果不清楚上升时间也可用,信号完整性那本书就提了的这个方法。估算的原因是数字信号是随机方波串,随机信号要用自相关函数法再用傅里叶分析,准确计算太过蛮烦。估算法不止一种,但是fknee这种高估的保守法在实际中用的最多。

至于级联时间常数对上升沿退化影响书上也有详述。
不过不看书也可参考维基
https://en.m.wikipedia.org/wiki/Rise_time
参考Rise time of cascaded blocks这条
如果要详细了解还是先看我说的那两本入门书,只是应付下知道结论就可以了。

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fzh123|  楼主 | 2017-9-27 12:32 | 只看该作者
ohayou 发表于 2017-9-27 12:16
这种估算是略微高估了数字信号带宽的一种估算,意思是说你的级联电路带宽高于这个带宽就不会影响信号传输 ...

兄台还没回答我上面的问题呢,算是应用的一个问题吧。
因为本身我对PCB板材和高速信号所使用的器件也不是很清楚,
所以盼能有一个大概的解释。

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ohayou| | 2017-9-27 12:37 | 只看该作者
不失真传输数字信号要求就是电路的带宽高于数字信号的等效带宽fknee 呀

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ohayou| | 2017-9-27 12:45 | 只看该作者
fzh123 发表于 2017-9-27 12:32
兄台还没回答我上面的问题呢,算是应用的一个问题吧。
因为本身我对PCB板材和高速信号所使用的器件也不是 ...

已经说了 这两本书上详述了你的问题,建议看看

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ohayou| | 2017-9-27 14:15 | 只看该作者
5次谐波这种估算还是少用为妙,很可能会低估有效频率,尤其是在时钟频率不太高的情况。

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fzh123|  楼主 | 2017-9-27 15:44 | 只看该作者
本帖最后由 fzh123 于 2017-9-27 15:46 编辑
ohayou 发表于 2017-9-27 14:15
5次谐波这种估算还是少用为妙,很可能会低估有效频率,尤其是在时钟频率不太高的情况。 ...

所以我一直疑问的是信号频率高的情况;
对于信号频率低,上升边很陡反而不会是什么好事,多要注意过冲振铃等。

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ohayou| | 2017-9-27 16:43 | 只看该作者
fzh123 发表于 2017-9-27 15:44
所以我一直疑问的是信号频率高的情况;
对于信号频率低,上升边很陡反而不会是什么好事,多要注意过冲振铃 ...

这就对了,就算基波频率不高也不代表你处理的数字信号有效频率成分低,你还是要看时域波形边沿变化快慢,来确定有效的信号频宽。
这取决与你用的数字ic芯片里晶体管开关速度。

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chunyang| | 2017-9-27 23:38 | 只看该作者
fzh123 发表于 2017-9-27 08:40
因为阻抗匹配,所以我就在输出源上串联50欧姆的电阻(只是一个匹配电阻),算在源阻抗里,我没说清楚。
...

当然不能了,前面说过,要保持沿特性,信道通道的频率特性要比基带频率高数倍,工程上一般取5倍。

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1073069199| | 2017-10-8 15:17 | 只看该作者
高速数字信号考虑时延,高频模拟信号考虑阻抗。

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