最近在用FPGA做一个通过并口与PC机通信的实验，由于FPGA的I/O电平是LVTTL,PC机并口电平是TTL，这就涉及到TLL与LVTTL的电平转换。由于手里没有电平转换芯片，就用电阻分压的方式做了一个简单的转换电路，结果发现空载时，并口输出的电平被拉低了，未用电阻分压空载输出是4.8V左右，使用电阻分压后空载输出为3.2V.请教大家这是因为什么引起的？如何解决？
还有一个问题，如上图所示，那些分压电阻的末端都连接到了一起，当我用此电路通过PC机的并口与FPGA的I/O连接后进行数据传输时，产生的电流流到了哪里？是不是一部分流回了PC机，一部分流到了FPGA？若一部分流到了FPGA，因为FPGA的I/O口承受灌电流的能力有限，我用不用采取什么措施，防止损坏器件？ |
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