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FPGA分频的问题

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saber210|  楼主 | 2011-3-7 21:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 定时, FPGA设计, 定时器, 晶振
我是新人，最近学习FPGA,想使用FPGA设计一个定时器，定时时间为1s，精度为1us，假设晶振为25MHZ，那么是不是要1/25000分频，FPGA进行如此大的分频会有什么问题吗？或者有什么其它的方法进行定时？

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mr.king| | 2011-3-8 12:43 | 只看该作者
没有问题

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shihun009| | 2011-3-8 15:31 | 只看该作者
没有问题，完全可以的！！

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地板
艹_艹_艹_艹| | 2011-3-8 22:17 | 只看该作者
这个应该没问题吧

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5楼
ar_dong| | 2011-3-9 09:43 | 只看该作者
不放心就做几个分频器级联

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6楼
wxfxwk1986| | 2011-3-11 14:41 | 只看该作者
1# saber210
有个疑问，精度是1us，为什么用1000hz的频率，我认为改用10的6次方的频率呀，表示不理解？

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7楼
Arwei| | 2011-3-12 23:44 | 只看该作者
6# wxfxwk1986


你这想法主要还是限制在2分频的思维上，其实在FPGA里面设置个计数器，每隔半秒翻转下，完全可以做到。
一般来说 输出频率是输入频率的偶数倍，比方说2，6,14倍等 都可以采用这个思路实现。



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8楼
bbsidking| | 2011-3-14 12:54 | 只看该作者
完全没有问题

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9楼
wxfxwk1986| | 2011-3-14 14:03 | 只看该作者
7# Arwei
没太懂你的意思，怎么分频这点我是清楚的呀，那依你看针对楼主的问题，他晶振是25MHZ，那么他分频后应该用什么样大小的频率呢？

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10楼
sinetech| | 2011-3-15 23:00 | 只看该作者
抛出去温漂的影响，你的分频器误差最多是一个clock。从精度来讲是没有问题的，从实现上讲也没有什么问题。做计数，再设置占空比。

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11楼
sxhhhjicbb| | 2011-3-20 15:16 | 只看该作者
if(reg_clk_25000000 >= 'd25000000/'d2)
begin
    reg_clk_1s <= !reg_clk_1s;
    reg_clk_25000000 <= 'd0;
end
else
    reg_clk_25000000 <= reg_clk_25000000 + 'b1;

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