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静放电干扰SPI总线

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prettyboylxj|  楼主 | 2011-3-8 11:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
SPI总线, 信号, 示波器
最近产品做静放电干扰实验，示波器监测波形结果发现SPI总线受到干扰，具体表现就是SPI挂了，CLK信号都没了，请教各位大虾，到底问题会出在哪？谢谢！

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沙发
yewuyi| | 2011-3-8 11:59 | 只看该作者
只要硬件不死，SPI时序乱掉后可以软件重启动。

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板凳
HWM| | 2011-3-8 12:04 | 只看该作者
原因都清楚了，自然先检查走线、屏蔽隔离和接地。

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地板
ejack| | 2011-3-8 12:06 | 只看该作者
细心爱抚一下SPI主设备……

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5楼
chunyang| | 2011-3-8 12:10 | 只看该作者
要注意SPI连线的PCB设计，必要时加ESD防护，如小电容，钳位二极管等。

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6楼
prettyboylxj|  楼主 | 2011-3-8 13:15 | 只看该作者
2# yewuyi
现在问题就是SPI硬件死机了，恢复不过来了！不知大虾所说的软件重启动是什么意思？

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7楼
yewuyi| | 2011-3-8 15:15 | 只看该作者
硬件死掉就需要硬件手段解决。

此时靠软件显然不行。

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8楼
wuyusheng314| | 2011-3-8 15:31 | 只看该作者
:)

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9楼
prettyboylxj|  楼主 | 2011-3-9 16:05 | 只看该作者
问题最后解决了，打静电时SPI模式改变了，最后是将SPI模式选择引脚配成输出模式，好！

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10楼
yelp666| | 2011-3-10 11:14 | 只看该作者
9# prettyboylxj
很典型，这个输入你肯定做的不好，配成输出只是补救方法，根本还在线路走线

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11楼
yelp666| | 2011-3-10 11:16 | 只看该作者
避免关键输入信号悬空，外部设置合时的上拉或下拉电阻

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12楼
zilaifun| | 2011-3-22 14:01 | 只看该作者
加TVS

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13楼
prettyboylxj|  楼主 | 2011-3-23 11:27 | 只看该作者
本帖最后由 prettyboylxj 于 2011-3-23 11:30 编辑

12# yelp666

这个试过，强上拉还是会受到干扰！没办法

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14楼
robin.luo| | 2011-3-23 13:13 | 只看该作者
个人认为：
1、PCB设计SPI总线地回路要小，ESD冲击产生的等效电感就小，从而干扰降低。
2、光耦隔离。

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15楼
blackground| | 2011-3-26 21:44 | 只看该作者
支持15楼，信号两边必要包地处理

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16楼
utopiaworld| | 2011-3-26 22:03 | 只看该作者
不懂 飘过

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17楼
yan2005| | 2011-3-26 22:35 | 只看该作者
我公司里面总是用飞线接spi，而且手也可以随便摸哪，一般不会死。

Clock没有的话，是master的问题。

最可能是程序死了，压根不在发数据。

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18楼
dsyq| | 2017-3-12 19:44 | 只看该作者

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19楼
shaliixi| | 2017-3-12 22:57 | 只看该作者
先把静电  搞定， 在对SPI整改。

你的静电是如何打的？  隔空15KV/或直接8KV对电源输入？  还是直接打PCB?外壳。。。。。

加磁环，磁珠，TVS到 大地，  PCB的地 要密集 加 高压电容到 大地。

PCB的地  加 密集高压电容到大地 能不能 对静电起作用？

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