关于verilog的锁存器边沿触发和翻转的疑问

登录 · 发表于 2011-3-9 11:01

小弟很菜学习的数字电路知识基本多还给老师了
所以问的问题多很菜鸟级别
问题如附件照片
我用verilog写了个加法器其中scl是时钟 point是加法器输出。每个scl加1
照我的理解每当scl上升沿到达，point就会加1并翻转输出
但是仿真下来的结果却是下降沿翻转。

在数字电路中有些锁存器是这样的上升沿所存数据下降沿翻转（主从结构的）
难道quartus的reg采用这种结构这样也太浪费LE了吧

还是我的理解有错误

发表于 2011-3-9 14:11

你再仔细看看波形，这个是下降沿触发吗？？

发表于 2011-3-13 21:33

图中所示是上升沿转的....源于point[3:0] <= point[3:0] + 'b1;不能马上生效，reg有延时生效的特性。

发表于 2011-3-17 10:36

这说明point[3:0] + 'b1没有足够的计算时间（这个计算时间包括了布线上的延时等情况）。相应的做法应该是，在前一个scl周期应计算出point[3:0] + 'b1的值，然后在SCL的上沿打入，这样应该比较的符合物理硬件的执行情况。你的那种是比较理想的。

关于verilog的锁存器边沿触发和翻转的疑问

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