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conganguo|  楼主 | 2011-3-9 17:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
sxhhhjicbb| | 2011-3-9 21:58 | 只看该作者
从信号流来讲,是串行的电路,从属关系的话得看每个模块的出和入....一般从更高层次分别例化这二个模块.

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板凳
conganguo|  楼主 | 2011-3-10 10:46 | 只看该作者
2# sxhhhjicbb
那是不是还要编写一个顶层模块呢?我看书里面都有顶层模块。

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地板
conganguo|  楼主 | 2011-3-10 10:51 | 只看该作者
有人说是要写一个top文件的,请问谁会top文件的具体流程,就是有哪些关键词。并且怎么协调两个模块呢?事实上我编了五个模块呢。 2# sxhhhjicbb

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5
wxfxwk1986| | 2011-3-11 14:50 | 只看该作者
4# conganguo
找本基本的入门书,里面应该有你要的答案

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6
艹_艹_艹_艹| | 2011-3-11 21:23 | 只看该作者
module top
(
)
a u_a
(
xxxxxx
)
b u_b
(
xxxxxx
)
endmodule

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7
lich1207| | 2011-3-11 21:33 | 只看该作者
应该是串行

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8
xiaoyuan_ly| | 2011-3-17 10:48 | 只看该作者
你所谓的输入和输出是你理解当中的输入和输出,而且是得到正确的输入和输出,其实你应该理解“硬件并行”的概念。我的理解是:为了得到正确的输入和输出,那就是说在这个过程中就有不正确的输入和输出存在,我们只是在“合适的时候”或者说“适当的时机”得到了你认为的这个正确的输入和输出罢了。不知道我表达的清楚了没有?!

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9
十字星1986| | 2011-4-1 13:46 | 只看该作者
写个顶层文件  将所有模块都想函数一样调用了   在顶层中 要是两个相连就用wire 的一些信号谅解他们的端口就行了

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