xilinx分布式memory输出时序

只看该作者 · 2011-3-18 13:51

xilinx spatan6内部自带缓存，其中有一种叫做分布式memory；
现在用到dis_memory的signal port ram，但是对与该缓存的输出时序不是很理解。
请大家解惑，最好有个时序图。
单口ram的接口有：
spo数据输出
a输入地址
clk输入时钟
d输入数据
we输入使能

只看该作者 · 2011-3-18 15:36

本帖最后由 SuperX-man 于 2011-8-4 21:59 编辑

Distributed Memory的Data sheet描述的很清楚.
signal port ram模式下,写必须与时钟同步.也就是在时钟的上升沿才会对A对应的地址做写操作.因为WE为电平触发,所以建议稍微超前于CLk的上升沿.
而输出可以选择同步或者异步.spo口为异步时钟输出.类似读优先模式.一旦有对地址指针或内容的操作,就会自动输出该地址的内容,如果地址和时钟上升沿同时改变,则先读.
qspo是同步时钟输出.在你IP核配置的第二页有OUTPUT Options可以选.只有当we为读,并且在时钟上升沿才输出地址中的内容
we就是读写控制.'1'为写,'0'为读.
你可以做一个简单的连线然后仿真下就非常清楚了.如果你选择single port ram模式的话,建议你还是用block memory.