动态DCM的原理和设计

只看该作者 · 2011-3-19 00:03

　动态DCM是在DCM特性的基础上进行的应用设计。大致可以分为2种：一种是在DCM＿BS和DCM＿PS基础上设计的，带有反馈回路的DCM；另一种是在DCM＿ADV基础上设计的，反馈回路和重配置接口相配合的设计应用。

只看该作者 · 2011-3-19 00:03

2．1 反馈回路的设计
 　　带反馈回路的动态DCM，主要是针对DCM＿BS和DCM＿PS设计的。由于这两种DCM不具有可重配置功能，因此在输入时钟变化范围超过了最大允许变化范围时，必须进行手动复位。如果能够在重配置功能上引入一个反馈回路，就可以极大地提高DCM的动态频率范围，并可以实现DCM的失锁自启动。
 　　反馈回路的工作过程是：对DCM的失锁信号进行处理，然后反馈给DCM，让DCM重新锁定。失锁信号的处理过程分两个方面同时进行：一方面，采用FPGA的其他稳定时钟源对失锁新号采边沿，然后把边沿信号整形为复位信号所要求的脉冲波形，延时一定的周期后，送到DCM的复位端，对DCM进行复位。另一方面，对失锁信号用稳定的时钟源进行计时，计时超过3 s(可以根据应用修改计时时间)，如果失锁信号一直有效，就产生一个脉冲，对DCM进行复位，循环往复，直到DCM正常工作。程序流程如图3所示。
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 　　反馈回路的原理分析：当DCM输入频率变化超出了允许的范围后，DCM开始失锁，此时通过稳定的时钟源采集DCM的失锁信号；然后对DCM进行复位，由于DCM中含有时钟锁定环路(DLL)，DLL会对新的时钟产生一串延迟单元，形成延迟链路。DLL中的相位检测器比较输入时钟(CLKIN)和反馈时钟(CLKFB)，并控制延迟链路选择器，选择合适的时钟输出，直到CLKIN与CLKFB完全吻合，完成新一轮的锁定。如果在时钟锁定的过程中，输入时钟再次发生变化，将会导致DCM无法锁定。此时，启动第二个进程，对失锁信号进行计时，超过额定时间，就对DCM进行复位，直到DCM正常工作。
 　　由整个分析过程可以看出，通过增加反馈电路后，DCM可以适应不同输入时钟的变化。但是输人时钟并不是无限可变的，DCM有高频和低频的区别，高频的DCM无法适应低频的输入频率，同样低频的DCM也无法适应高频的输入时钟。因此，在IP核生成时，就决定了输入频率的变化范围，这个范围可以在IP核生成时的数据手册中查到。

只看该作者 · 2011-3-19 00:04

　2．2 反馈回路与重配置接口的配合
 　　就DCM_ADV而言，由于其具有可重配置功能，所以它本身就提供了强大的动态频率变化范围；并且在配置中可以选择DCM的高频和低频属性，因此它具有更加广泛的频率范围，高、低频都可以适应。不仅如此，可重配置功能还可以动态地改变DCM的相位偏移和复合输出时钟的分频比。但是，重配置功能的使用需要一个外部控制器对FPGA进行配置，硬件结构相对复杂。在不需要控制器的应用场合，它的使用受到限制。
 　　对于可重配置功能，在操作时要注意两点：一是需要动态改变的CLKFX的乘数(M)和除数(D)的值要先减去1，比如希望分频比是9／4，就需要载人M／D=8／3。二是在写入动态控制字时，要保持DCM处于复位状态，直到控制字写完后才释放复位状态。
 　　重配置功能的写时序如图4所示。其中，DCLK是其他接口信号的驱动时钟，在上升沿同步工作；DEN是其他接口的使能信号；DWE是读／写控制信号，如果DWE是FALSE，为读操作，否则就是写操作；DADDR是读／写地址总线；DI是数据输入总线，只有当DEN和DWE同时有效时数据有效，而且实际的写操作是在DRDY返回之前的某个时刻发生的；DO是数据输出总线；DRDY是与DEN对应的一个信号，标志着一个DRP操作周期的完成，DO总线数据要在DRDY有效时间内DCLK的上升沿读取才有效。
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 如果可重配置功能与反馈回路相互配合，就能实现功能更加完善、运行更加稳定的自适应DCM。反馈回路主要完成对时钟变化的自适应；而可重配置功能则主要完成高频或者低频DCM的选择，相位偏移的控制以及复合频率(CLKFX)的设置等。两者相互配合，既可以降低只用重配置功能造成的复杂度，提高稳定性，又可以弥补反馈回路无法实现的复杂时钟管理功能。功能框图如图5所示。
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