这个latch我怎么也看不出来怎么产生的

发表于 2017-9-24 20:00

部分代码如图，if写完整了，case也写全了，那个变量也在所有情况下都给予了赋值，为什么还是会有latch？

发表于 2017-9-24 20:03

他是说data_read_local_n产生了latch。警告提示是这样的：“Warning (10240): Verilog HDL Always Construct warning at SDA_Generate.v(203): inferring latch(es) for variable "data_read_local_n", which holds its previous value in one or more paths through the always construct.”

发表于 2017-9-25 10:00

RD_REG_DATA 后的 if else 用 begin end包起来试试

发表于 2017-9-25 14:24

问题可能不在这里，在你没贴出来的地方。

发表于 2017-9-29 16:15

玄德发表于 2017-9-25 14:24
问题可能不在这里，在你没贴出来的地方。

双击警告会定位到这儿

发表于 2017-9-29 16:37

玄德发表于 2017-9-25 14:24
问题可能不在这里，在你没贴出来的地方。

那您知道除了：if没写完整，case没写全，变量没有在所有情况下都给予了赋值，这些之外还有哪些情况会产生latch呀？

发表于 2017-10-12 09:06

赋值前后有相同的元素会产生latch

[FPGA] 这个latch我怎么也看不出来怎么产生的

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