FPGA设计管脚分配要注意哪些点问题啊？

发表于 2011-3-27 19:41

如题，谢谢各位了。

发表于 2011-3-28 10:08

呃，你说的也太宽泛了吧
你要注意第一个是时钟管脚的问题，如果你要接入全局时钟或者局域时钟，那么就那么几个脚。
其次是差分对的问题，注意有些器件的一些BANK是不能输出差分的。
再有是BANK电压的问题，你要注意有没有冲突。
再有什么关于内部EMAC、MCB什么硬核管脚分配的，就自己去看了

发表于 2011-3-28 22:52

确实是，注意的问题很多啊。

发表于 2011-3-29 18:01

先让工具检查一下。。。偷懒的做法

发表于 2011-3-29 21:09