模拟同步信号提取疑问

只看该作者 · 2011-3-29 12:28

同步信号周期是75uS,高电平是6.5V,低电平为3.5V,如图所示，将此信号提取后送入IO为3.3V CPLD中，要求捕捉的同步信号沿延迟不能高于500ns,我选用了SR 为20us/v的运放，电路图如下，这样反馈环路带宽比较小，反馈速度是由RC决定的，这样会有问题吗？

3万 · 2011-3-29 12:41

“我选用了SR 为20us/v的运放”
单位好像反了。

没有必要用这么贵的芯片吧？高速比较器即可。

只看该作者 · 2011-3-29 13:42

maychang，不好意思，单位写错了。如果只是针对我这个电路，反馈速度是否为 10U*(3K+2k),那这样闭环系统稳定时间就是0.05s了

3万 · 2011-3-29 13:52

3楼：
不是。上电稳定时间大致为10uF*3k，上电稳定后该电路除运放自身外没有延迟。
再说一次：高速比较器即可。

只看该作者 · 2011-3-30 14:44

已更改为迟滞比较器方案