请问一个时钟的问题

发表于 2007-5-13 20:22

FPGA输出的时钟信号（频率0～60M），给16位的AD转换器作为转换时钟。 由于AD转换器对于时钟的抖动要求很高，所以FPGA输出的时钟不能满足要求。 请问有什么好的办法将FPGA输出的时钟进行处理后再给AD转换器吗？ 看了几个锁相环，但输入时钟频率都要求都很高（最低2MHz）。

发表于 2007-5-13 20:29

感觉应该还是你的设计问题

发表于 2007-5-14 00:13

你有可能除了如下问题： 1。 FPGA内部设置不对 2。 FPGA外部布线有问题，或者电源或者地线，或者PLL的退耦问题 3。 外部给FPGA的时钟有问题

发表于 2007-5-14 12:07

正常情况下抖动是多少？ AD转换器要求十几个ps。

发表于 2007-5-15 12:25

FPGA输出的时钟频率可以是0～60M，实现对AD转换频率的控制。 但不知道FPGA输出时钟的抖动是否能满足AD的要求（十几个ps）。

发表于 2007-5-18 07:57

谢谢！

发表于 2007-5-18 08:37

发表于 2007-5-18 15:15

发表于 2007-5-24 20:40

发表于 2007-5-24 20:45

大家好！  新来以后多多指教````

发表于 2007-5-27 14:14

指点一下。 谢谢！

“FPGA输出的时钟不能满足要求”？