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请问一个时钟的问题

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zab|  楼主 | 2007-5-13 20:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, AD转换, AD转换器, D转换, D转换器
FPGA输出的时钟信号（频率0～60M），给16位的AD转换器作为转换时钟。
由于AD转换器对于时钟的抖动要求很高，所以FPGA输出的时钟不能满足要求。
请问有什么好的办法将FPGA输出的时钟进行处理后再给AD转换器吗？
看了几个锁相环，但输入时钟频率都要求都很高（最低2MHz）。

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沙发
xwj| | 2007-5-13 20:29 | 只看该作者

“FPGA输出的时钟不能满足要求”？

感觉应该还是你的设计问题

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板凳
a12345678| | 2007-5-14 00:13 | 只看该作者

FPGA可以输出十分纯正的时钟信号

你有可能除了如下问题：
1。 FPGA内部设置不对
2。 FPGA外部布线有问题，或者电源或者地线，或者PLL的退耦问题
3。 外部给FPGA的时钟有问题

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地板
zab|  楼主 | 2007-5-14 12:07 | 只看该作者

用FPGA的I/O口输出时钟信号，

正常情况下抖动是多少？
AD转换器要求十几个ps。

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5楼
zab|  楼主 | 2007-5-15 12:25 | 只看该作者

哪位有过类似的应用

FPGA输出的时钟频率可以是0～60M，实现对AD转换频率的控制。
但不知道FPGA输出时钟的抖动是否能满足AD的要求（十几个ps）。

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6楼
zab|  楼主 | 2007-5-18 07:57 | 只看该作者

高手们指点啊

谢谢！

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7楼
xwj| | 2007-5-18 08:37 | 只看该作者

可能你的理解有误，那个"十几个ps"的要求是怎么来的？

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8楼
zab|  楼主 | 2007-5-18 15:15 | 只看该作者

ad转换器对于时钟的要求见附表所示

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9楼
zab|  楼主 | 2007-5-24 20:40 | 只看该作者

顶一下!

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10楼
zm张敏| | 2007-5-24 20:45 | 只看该作者

后生晚辈来了

大家好！  新来以后多多指教````

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11楼
zab|  楼主 | 2007-5-27 14:14 | 只看该作者

哪位做过类似的应用

指点一下。
谢谢！

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