X版，请教一个问题哦

3万 · 2011-4-7 03:51

我在spartan6里边用ODDR2把DCM的输出引到外部引脚上去（这个脚不是全局时钟的脚，是普通IO）

ISE里边的工程在MODELSIM下仿真，ODDR2是有输出滴，但是program后，pin上边没信号出来，很纳闷，不知道什么原因，特地请教一下，多谢先

只看该作者 · 2011-4-7 09:49

你DCM有输入么？管脚约束了么？

3万 · 2011-4-7 13:40

DCM有，而且是差分输入，core gen时也没配置错

因为DCM出来的时钟，用了一个分频module，分出1Hz的信号到外部引脚上，然后接到LED上，LED闪烁是有滴

管脚约束当然都给了，哈哈，所以不存在LS到这些问题。

3万 · 2011-4-7 13:43

我就有点想不通，这个ODDR2在MODELSIM里边仿真，输出是有滴，为什么program到片子里后，就出不来咧？

我DCM上用的是200MHz的差分时钟输入，输出一个125MHz和一个25MHz，125的没法检测，因为俺的示波器是60M的，所以又加了个25M输出来验证一下ODDR2是否正常，结果悲催，25M的脚上神码都米有

3万 · 2011-4-7 13:45

我在来用D触发器试试吧

输出调到250，用一个D二分频输出到外部引脚看看先

谁知道ODDR2的，支个招，多谢啦，因为我看XILINX官网上给的参考设计是用ODDR2把系统时钟引到外部非全局时钟脚上的

只看该作者 · 2011-4-7 13:46

路过，看看哈

只看该作者 · 2011-4-8 12:00

你做的仿真应该是前仿吧..也就是逻辑仿真.

建议你做一个后仿..在仿真下面的列表里把Behavioral换成post-route

另外你留心下你的WARNING.有些不算做错误..但是实际上会导致最后结果的不正确.你可以把你的warning分析下.不懂得贴出来..我们一起参考哈

3万 · 2011-4-8 13:38

前仿后防都有波形出来

昨天试了下用2分频后输出到引脚上，50M的DCM输出，2分频后输出到引脚上测周期大概70多个纳秒，而且波形已经不是方波了，有点想不通，FPGA引脚到具体参数我没看，但是即使几十MHz的信号也应该不至于变成这样到吧，应该还是比较有形的方波才对吧，很纳闷

SP605上PHY的GTX_CLK接的FPGA上的普通IO，我在想要把时钟弄到125MHz，还会不会有波形出来

只看该作者 · 2011-4-8 22:46

只看该作者 · 2011-4-9 00:01

过来看看

只看该作者 · 2011-4-9 14:08

1.你方波是怎么产生的?用了DDS,还是纯粹逻辑写的?
2.约束方面是如何约束的?
3.如果你后仿的波形是完全正常的,但是你从外部引脚实测的波形完全走样的话.建议你别先在软件上找原因.从硬件上查查看.如果你用的是开发板..那你看下原理图.

只看该作者 · 2011-4-9 20:40

很丰富啊

3万 · 2011-4-9 21:03

回X版，检查了一下原理图，用于测试25M的那个脚有个下拉电阻:$

约束就是基本的约束，IO电平，管脚，没加其他约束

感觉约束这块老是让人觉得心里虚得慌，xilinx讲约束的doc将近300页，没有全部认真研究

希望X版或者对约束特别熟的能讲讲，:-)，有些约束种类不知道什么时候需要用，感觉比较虚

3万 · 2011-4-9 21:04

花两三天时间好好研读研读constraint的文档

只看该作者 · 2011-4-11 10:11

约束和画PCB板的道理差不多.无非一个是在外面画.而一个是在芯片内部画..

只看该作者 · 2011-4-18 21:15

这种方式不错，便于我接受。:)

X版，请教一个问题哦

相关帖子

荣誉元老奖章

坚毅之洋流

技术领袖奖章

十世金身

社区建设奖章

欢快之小溪

以坛为家

技术奇才奖章

技术新星奖章

精华达人奖章

湍急之河流

缘定三生