DDR II layout 的走线等长问题

只看该作者 · 2011-4-11 17:55

我做过一些嵌入式系统的DDR的项目，和DDRII的项目，而每次都发现原厂提供的DEMO板并没有做等长，只是重点注意了DDR或者是DDR的VERF电压，CLK走线之类的。对DDR数据线没有做严格的等长，
我不知道这样会对电路具体造成什么影响。
请教了很多高手，回答也基本上比较笼统，都说是会影响系统的稳定性，和兼容性。

其中有为老同事说，跑在333M 的DDRII，等长应该控制在1000mil之内，理论上是可以工作的，而最好控制在300mil之内。

我不知道这个数据是怎么来的，而好多DDR layout 指导上都说，等长应该控制在25mil之内，千篇一律，几乎所有的指导都这么说

可事实上，不控制在25mil之内也能跑，而且我已经大批量出货。

求助高手，能给我把这个心结处理一下，多谢了。

据说DDR II的布线还有长线和短线一说，长线就是要严格等长，短线的意思是将DDRII与主芯片靠的很近，用最短的线连起来即可，
不需要做严格的等长。

只看该作者 · 2011-4-11 21:22

经验之谈啊！

只看该作者 · 2011-4-12 18:50

实践出真知嘛，楼主何必在意那么多呢

只看该作者 · 2011-4-12 19:05

估计很多人都有这样的心结

只看该作者 · 2011-4-12 21:14

PCB板走线的确是一门学问

只看该作者 · 2011-4-13 17:56

主要考虑阻抗50，还有延迟相等

只看该作者 · 2012-6-26 17:06

1. 在DDR/DDRII 的CLK 主要是給command latch 用, margin很大, 但DRAM有一spec 是tDQSCK parameter, 一般都在~ +/-300~500ps內, 所以就是讓layout 时, CLK vs. DQS 的delay 不能大於tDQSCK timing.
2. 至於VREF 則是影響signal 的low/high level 判斷, 因為DDR signal tr/tf 都非常快速, 所以相對的此effect 比較小. 且VREF 對PAD 只吃數uA power, 所以只需注意Ground與DDR 同一domain既可,
3. 在來是最重要的DQS & data bus 需等長, 因為這些都是影響data latch margin 因素之一, 在越來越高速的data bus 傳輸, margin 也越來越小, 雖然IC 內部有DLL 做align latch, 但data bus 不等長就如同USB Eye-Diagram 變小, margin就變小. layout 拉線當然要越短會比較好, 但重點是在PCB 上的bus RLC effect是否影響DQS & data 送到對方去latch 时, 是否還有夠大的margin.若你沒有用Allegro or nsoft 來分析PAD & layout 的RLC effect的話, 那就盡可能的拉短&等長, 且這些wire都不要換層.

只看该作者 · 2012-6-26 23:30

值得借鉴的经验

1万 · 2012-6-26 23:49

PCB走线的确是有很多技巧，是练出来的

DDR II layout 的走线等长问题

相关下载

相关帖子