关于时序分析中时钟的设置。

登录 · 发表于 2011-4-25 14:38

请教各位：当系统中有一个20MHz的输入时钟时，经过PLL倍频后，产生一100MHz和一20MHz的内部时钟时，Clock Setting那里如何设置，是不是应填最大的100MHz？

PLL出来的100MHz和20MHz是不是相对于20MHz的输入时钟为衍生时钟？
Individual Clocks是不是如下图设置？

Tsu，Tco，Tpd， Th还需要设置嘛？如果需要它们的大小是不是需要计算的？

刚刚接触FPGA，还请大家多多帮助！:handshake

发表于 2011-4-25 22:44

老大您这个是quartus界面吧。发错版了。
既然使用了PLL，应该只要设置20MHz的输入时钟
衍生时钟工具会帮助你自动设的。
Tsu，Tco，Tpd， Th都是器件自身参数，这个不能也不需设置。

发表于 2011-4-26 07:54

2# edacsoft
嗯，是Q2。
觉得这里的高手多一点嘛，就发到这里了。:handshake

发表于 2011-4-26 11:23

发表于 2011-4-26 21:08

发表于 2011-4-27 11:07

汗死。
话说Quartus新版本已经不用这个了吧？好像有一套新的时钟设置方式。
上次搞了一下，没有弄太懂，有点昏昏的

发表于 2011-4-27 17:28

在这里设置只对时序分析有用，对实际使用是没有影响的。

发表于 2011-4-29 11:22

7# huangxz
意思是不需要设置了吗？
设置不好会有很多警告，担心实际运行程序时，会出错啊。

[FPGA] 关于时序分析中时钟的设置。

本帖子中包含更多资源

相关帖子

浏览过的版块

涓涓之细流

伴坛终老

技术奇才奖章

甘甜之泉水

技术高手奖章

以坛为家

社区建设奖章

欢快之小溪

技术领袖奖章

坚毅之洋流

十世金身

核心会员奖章