CY7C1511KV18、CY7C1526KV18、CY7C1513KV18、CY7C1515KV18
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72 Mb QDR® II SRAM 4 字突发架构
特性
- 分立的独立读和写数据端口
- 333 MHz 时钟实现高带宽
- 4 字突发降低地址总线频率
- 读和写端口上均为双数据速率 (DDR) 接口
（数据传输速率 666 MHz），工作频率 333 MHz - 两个输入时钟（K 和 K）用于精确 DDR 定时
- 两个输入时钟用于输出数据（C 和 C），以将时钟偏移和飞行时间的不匹配降至最低
- 回波时钟（CQ 和 CQ）简化高速系统中的数据采集
- 如需更多信息，请参阅 PDF 文档
功能描述
CY7C1511KV18、CY7C1526KV18、CY7C1513KV18 和 CY7C1515KV18 为采用 QDR II 结构的 1.8 V 同步流水线 SRAM。QDR II 架构包含两个分立的端口：即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作，写端口则有专用的数据输入来支持写操作。
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