CY7C1561KV18、CY7C1565KV18、CY7C1576KV18
最近更新：2011 年 04 月 15 日
| 版本：*L
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72 Mbit QDR® II SRAM 4 字突发结构（ 周期读延迟）
特性
- 分立的独立读和写数据端口
- 550 MHz 时钟实现高带宽
- 4 字突发降低地址总线频率
- 读和写端口上均为双数据速率 (DDR) 接口
（数据传输速率 1100 MHz），工作频率 550 MHz - 可提供 2.5 时钟周期延迟
- 两个输入时钟（K 和 K）用于精确 DDR 定时
- 回波时钟（CQ 和 CQ）简化高速系统中的数据采集
- 如需更多信息，请参阅 PDF 文档
功能描述
CY7C1561KV18、CY7C1576KV18 和 CY7C1565KV18 为采用 QDR II 结构的 1.8V 同步流水线 SRAM 。与 DDR II 结构类似，QDR II 结构也包含两个分立的端口：即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作，写端口则有专用的数据输入来支持写操作。
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