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如何使用VHDL描述单脉冲发生？

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楼主
lyghj|  楼主 | 2007-7-26 17:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 单脉冲, ST, 时钟, hz
输入：CLK,ST；输出OUT

ST为一个1微妙宽度的脉冲，CLK是1000HZ的时钟。
需要实现如下功能：ST出现后，在其上升沿之后最靠近的CLK的上升沿OUT有效，同时开始对CLK计数，当计数值到100以后OUT无效。

请教有经验的DX给一个VHDL的例子，谢谢！

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沙发
lyghj|  楼主 | 2007-7-27 10:21 | 只看该作者

研究中，谢谢！

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板凳
lyghj|  楼主 | 2007-7-27 11:35 | 只看该作者

起始要求好像高了点

ST这个信号是单片机发出的，宽度可以大一些，比如2毫秒或者3毫秒，如果这样的话，是不是整个流程要简单一些？

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地板
liudewei| | 2007-7-27 12:13 | 只看该作者

是的，就只需要CLK就可以搞定，初始化必须加。

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