verilog如何才能检测边沿信号

只看该作者 · 2011-5-3 00:20

如题如果需要用fpga检测一个管脚的边沿信号

如何实现呢？

只看该作者 · 2011-5-3 06:58

always @（posedge clk）
上升沿检测

只看该作者 · 2011-5-3 08:53

reg dly0;
reg dly1;
wire io_xor;
always @(posedge clk or negedge rst)
begin
   if(!rst)begin
      dly0 <= 1'b0;
      dly1 <= 1'b0;
      end
   else begin
      dly0 <= fpga_io;
      dly1 <= dly0;
   end
end

assign io_xor = dly1 ^ dly0;//fpga_io边沿检测信号

只看该作者 · 2011-5-3 12:25

三楼的好办法但是这个好像检测的是 clk的边沿信号如附件仿真图片如果我需要检测的是IO边沿信号其中setp是需要检测的输入信号 puls是检测的输出信号

只看该作者 · 2011-5-3 14:16

就是检测IO的信号啊！你这个RST复位一次就可以了。
后面你看下波形就清楚了。。。
你看到的clk，只是clk上升沿触发检测而已。。

只看该作者 · 2011-5-3 17:59

3楼那个是标准做法就是设置一个delay_buf之类，然后比较这个和目前口的状态

只看该作者 · 2011-5-4 00:03

input data_clk//认为待测数据的时候
reg pre_state;
always @(posedge sys_clk)
begin
pre_state <= data_clk;//利用reg下一个时钟才生效的特性.
if({pre_state ,data_clk} == 0x01)//0x01上升沿,0x10下降沿
begin
....
end
end

只看该作者 · 2011-5-4 14:23

全是人才啊

只看该作者 · 2011-9-15 20:47

7喽的不错。。。

只看该作者 · 2011-9-27 18:04

七楼写得很好，赞同

只看该作者 · 2011-9-27 18:16

reg signal1,signal2;
always @(posedge clk,negedge rst_n)
if(!rst_n)
{signal1,signal}<=2'b00;
else
{signal2,signal1}<={signal1,signal};

assign rising_edge = signal1 & ~signal2;
//这个代表signal从0 to 1
assgin falling_edge = ~signal1 & signal2;
//这个代表signal从1 to 0

不知道我说反了没

只看该作者 · 2011-9-27 18:32

3 楼的是标准做法

只看该作者 · 2011-9-30 16:49

reg [2:0] SCLKr;
always @( posedge iCLK or negedge Rst_n ) begin
if( Rst_n == 1'b0 ) begin
SCLKr <= 3'b000;
end
else begin
SCLKr <= {SCLKr[1:0],SPI_SCLK};
end
end

wire sclk_ring = (SCLKr[2:1] == 2'b01);
wire sclk_fall = (SCLKr[2:1] == 2'b10);