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关于fpga仿真图的疑问

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2091|4
 楼主| XLDZZ 发表于 2011-5-9 17:19 | 显示全部楼层 |阅读模式
FPGA, PGA, 仿真, 时钟
我定义了一个23位宽的reg

每个时钟周期自加一，可是看到仿真图 到【0】【0】【31】出现【0】【0】【】
【0】【0】！ 【0】【0】“不知道什么意思 在后来又好了

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 楼主| XLDZZ 发表于 2011-5-9 23:11 | 显示全部楼层
在那改啊
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tear086 发表于 2011-5-10 00:18 | 显示全部楼层
右键找一下，貌似现在是Ascii码形式。可以选择十进制或十六进制等查看。
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 楼主| XLDZZ 发表于 2011-5-12 11:53 | 显示全部楼层
本帖最后由 XLDZZ 于 2011-5-12 11:55 编辑

是我搞错了

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