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关于fpga仿真图的疑问

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XLDZZ|  楼主 | 2011-5-9 17:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, PGA, 仿真, 时钟
我定义了一个23位宽的reg

每个时钟周期自加一，可是看到仿真图 到【0】【0】【31】出现【0】【0】【】
【0】【0】！ 【0】【0】“不知道什么意思 在后来又好了

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沙发
XLDZZ|  楼主 | 2011-5-9 23:11 | 只看该作者
在那改啊

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板凳
tear086| | 2011-5-10 00:18 | 只看该作者
右键找一下，貌似现在是Ascii码形式。可以选择十进制或十六进制等查看。

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地板
XLDZZ|  楼主 | 2011-5-12 11:53 | 只看该作者
本帖最后由 XLDZZ 于 2011-5-12 11:55 编辑

是我搞错了

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