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对时序分析的一点疑问

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楼主
sunt8707|  楼主 | 2011-5-9 21:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, Synplify, FPGA, PGA, 软件
请问一下，学fpga是不是一定要学好时序分析？是不是一定要会用synplify软件？synplify在工作中用到的多不多？请有经验的指导一下。

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沙发
lwq030736| | 2011-5-9 22:04 | 只看该作者
就我个人的感觉来说的话，时序分析只是一个在你的设计中分析问题时需要用到的工具。更重要的是你要知道怎么去分析这个问题。

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板凳
sunt8707|  楼主 | 2011-5-10 08:43 | 只看该作者
2# lwq030736
那这是不是一个很必要的工具呢？感觉时序分析有点难。。。

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地板
wxfxwk1986| | 2011-5-11 15:11 | 只看该作者
我的理解： 时序分析就是看保持时间、建立时间是否满足。当频率不是高频时一般器件都能满足，不需要做时序分析，只有高频的时候才进行时序分析吧。

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5楼
zhaobear| | 2011-5-11 15:49 | 只看该作者
时序分析在设计中是必须的。个人认为不论高频还是低频都是要做的工作。只是在高频时，时序是一个比较突出的问题，在低频时，时序问题很容易解决而已。

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6楼
钻研的鱼| | 2011-5-11 18:26 | 只看该作者
对于一个成熟的产品，实习分析是必要的，这也是高手和低手的主要区分。有点难，特别是在fpga的设计中。初学者可以先不理会

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7楼
viatuzi| | 2011-5-11 20:51 | 只看该作者
以下是基于对ASIC设计时序分析的理解，FPGA的时序分析没有系统的做过，但我想应该是比ASIC的要更简化一些。仅做参考
时序分析最根本的我觉得有两点
一是对时序概念的理解：
    现在的时序分析还主要是静态时序分析。首先要理解我们做时序分析的根本原因（主要是解决setup/hold的问题），进而知道我们在做设计的时候，怎么样才能在coding阶段就能优化好设计，使之满足时序的要求。
二还在于对设计本身的理解：
只有对设计本身非常熟悉的情况下，你才可能知道那些路径的时序是必须要求控制的，哪些是可以不用管的，进而能有效的写出正确的约束条件。
对于时序分析的工具，其实本质上都差不多。甚至命令什么的都差不多，并不需要过多的考虑。当对时序分析的原理熟悉之后，从一个工具转向另外一个工具，是比较简单的事情。

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