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fpga 程序执行结果

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 楼主| book99 发表于 2011-5-13 17:11 | 显示全部楼层 |阅读模式
FPGA, edge, POS, Wire, se
wire A;
  reg B;
  reg C;
  reg D;
always @ (posedge SYSCLK)
begin
C=B;
D<=C;
B=A;
end
上面程序的执行过程是什么样的呀
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xixihaha121 发表于 2011-9-23 10:01 | 显示全部楼层
A的原始数据给B，B的原始数据给C，C的原始数据给D？
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请叫我英雄 发表于 2011-10-9 22:49 | 显示全部楼层
用的阻塞赋值 但是在顺序块中有安排顺序 D<=C;在C=B;之后 而且D<=C;是非阻塞赋值 会先计算完C的值 所以按这个顺序就变成  实际将B的值同时赋给C和D 将A的值赋给B  不知道说的对不对  我也不会加图
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永恒志谦 发表于 2011-10-19 08:10 | 显示全部楼层
posedge clk 后B的原始数据赋给C，C的数据给D，A的数据给B，但由于D<=C是非阻塞赋值，计算完C的值后，等该块语句结束之后，D的值才会变成C
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lwq030736 发表于 2011-10-20 19:22 | 显示全部楼层
打开RTL视图，一目了然
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weshiluwei6 发表于 2011-10-29 13:49 | 显示全部楼层
楼上聪明
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