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FPGA菜鸟请教兄弟们，实现HC165的编程？

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Wxy8030|  楼主 | 2011-5-19 15:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 编程, HC, npu, 电平
HC165中，当LD电平为低时，内部移位寄存器（自定义的）等于输入，LD为高时不变，这个功能如何用 VerilogHDL 语句实现？
注：LD低电平而不是上升或下降沿！

我按如下方法实现，结果编译报错：
input [7:0] in_8 ;
input ld ;
reg     [7:0] in_buf ;
assign in_buf = ld ? in_buf : in_8 ;

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