FIFO内部动过的时序问题？

发表于 2017-10-23 17:11

当读写请求来了之后，FIFO内部的读写空满标志位，还有读写usedw，读写数据，这些动作的顺序是怎么执行的，哪个在先哪个在后，哪个跟哪个是同时的？求解决！！！

发表于 2017-10-23 23:22

从“FIFO”的字面含义，也能猜出来很多事。

usedw，是什么梗？

发表于 2017-10-24 08:52

给一个仅供参考的建议：如果是应用于产品的代码，不建议使用IP核生成的FIFO，最好用生成的RAM在加上了了几行读写控制实现FIFO。10多年前用过FIFO，隐约记得是在空的时候读或满的时候写出了意想不到的问题，最后去掉FIFO，该用RAM实现才正常。

发表于 2017-10-24 09:10

modelsim一下，什么都能看到了

发表于 2017-10-24 09:13

玄德发表于 2017-10-23 23:22
从“FIFO”的字面含义，也能猜出来很多事。

usedw，是什么梗？

在Altera的fpga中表示fifo存储的数据数

[FPGA] FIFO内部动过的时序问题？