DSP和FPGA的时钟信号如何产生？

发表于 2017-11-11 13:39

我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生？

发表于 2017-11-11 13:41

可以用同一块有源晶振

发表于 2017-11-11 13:43

如果可以是否影响时钟信号的质量？

发表于 2017-11-11 13:45

如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

发表于 2017-11-11 13:47

如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

发表于 2017-11-11 13:51

都可以，关键是时钟同步问题。试试用一个晶振吧！

发表于 2017-11-11 13:53

不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片

发表于 2017-11-11 13:57

系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片;

发表于 2017-11-11 13:59

单一时钟信号时,选择晶体时钟电路;

发表于 2017-11-11 14:02

多个同频时钟信号时,选择晶振;

发表于 2017-11-11 14:03

尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性

发表于 2017-11-11 14:05

C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;

发表于 2017-11-11 14:07

VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路

发表于 2017-11-11 14:09

楼上补充的好

发表于 2017-11-11 14:12

哦，我知道啦

发表于 2017-11-11 14:14

同步时钟是很复杂的啊

发表于 2017-11-11 14:17

用一块有源晶振就可以了

发表于 2017-11-11 14:20

最好是用高性能的时钟buffer

发表于 2017-11-12 09:58

哦，那我就知道怎么回事了，多谢大家，结贴了哈

发表于 2017-11-12 10:01

使用TI的例程，下载仿真，提示：
Exception occurred during launch
Reason:
program file does not exist.

编译的时候也出错，提示：
**** Build of configuration Debug for project Example_2803xClaAdc ****
C:\Program Files\Texas Instruments\ccsv4\utils\gmake\gmake -k all
makefile:1: *** missing separator. Stop.
Build complete for project Example_2803xClaAdc

请大家帮忙解决下，谢谢。

DSP和FPGA的时钟信号如何产生？

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