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大家都是用verilog还是vhdl呢？

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 楼主| AutoESL 发表于 2011-5-30 22:39 | 显示全部楼层 |阅读模式
HDL, verilog, VHDL, verilo, hd
大家在工作或者学习中都是用verilog还是vhdl进行项目开发呢？
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693294195 发表于 2011-5-30 23:53 | 显示全部楼层
verilog
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21IC之星 发表于 2011-5-31 09:10 | 显示全部楼层
听说vhdl严谨
我现在用的是verilog
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wahahaabc 发表于 2011-5-31 11:34 | 显示全部楼层
VHDL
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charrijon 发表于 2011-5-31 21:57 | 显示全部楼层
VHDL
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mobaimo 发表于 2011-5-31 22:34 | 显示全部楼层
vhdl
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lpf336 发表于 2011-5-31 22:35 | 显示全部楼层
verilog
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 楼主| AutoESL 发表于 2011-6-1 09:46 | 显示全部楼层
目前:
vhdl: 3人
verilog: 3人
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明空 发表于 2011-6-1 09:53 | 显示全部楼层
VHDL，呼呼4人了
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Wayner 发表于 2011-6-18 11:00 | 显示全部楼层
我直接画图不行，用Verilog
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and 发表于 2011-6-18 15:05 | 显示全部楼层
Verilog
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星星之火红 发表于 2011-6-18 16:14 | 显示全部楼层
VHDL Verilog~
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foreverly 发表于 2011-6-19 18:23 | 显示全部楼层
平了。哈哈。
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greenapl1985 发表于 2011-6-20 13:06 | 显示全部楼层
Verilog
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coco11 发表于 2011-6-20 17:02 | 显示全部楼层
VHDL
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xiaohu125 发表于 2011-6-22 16:38 | 显示全部楼层
verilog
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qjy_dali 发表于 2011-6-22 21:45 | 显示全部楼层
VHDL
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ranqingfa 发表于 2011-6-22 23:16 | 显示全部楼层
vhdl
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zgm1193 发表于 2011-6-23 08:37 | 显示全部楼层
Verilog~~
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kekeke 发表于 2011-6-23 13:11 | 显示全部楼层
verilog 我用这个比较多
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