如果CPLD的资源达到了90多，对逻辑和时序有何影响？

只看该作者 · 2017-12-3 18:19

以前曾听人说过，CPLD的资源不建议超过80%，但一直没有真实面对过。最近有个项目，因为外部信号的意外，临时需要增加CPLD的功能，结果导致CPLD资源暴涨。如图片，型号是ALTERA的EPM570。逻辑和时序会失控吗？还是只是被延迟了？谢谢。

只看该作者 · 2017-12-4 16:21

从我实测的结果来看，逻辑能受控，但是时序似乎变慢了。
不知道有没有遇到过类似情况的专家，给确认一下。

只看该作者 · 2017-12-5 16:33

这个水潭太安静了。。。

只看该作者 · 2017-12-7 08:45

小研究发表于 2017-12-4 16:21
从我实测的结果来看，逻辑能受控，但是时序似乎变慢了。
不知道有没有遇到过类似情况的专家，给确认一下。 ...

时序看综合布线后的报告，具体加约束就行了，能达到你要求就可以。
至于资源多了，逻辑分布的位置就更广，会导致布线资源紧张，部分布线布的比较长，时序自然也就差了些。

做好约束，代码优化应该问题不大。

只看该作者 · 2017-12-7 11:24

thinkabout4451 发表于 2017-12-7 08:45
时序看综合布线后的报告，具体加约束就行了，能达到你要求就可以。
至于资源多了，逻辑分布的位置就更广 ...

谢谢。
我编CPLD，一般都是大致编好，直接实测。以前没有遭遇资源紧张时也便罢了，现在这种情况下，不得不去深究一些细节问题。比如您说的约束？如何加约束？比如您的意思是说，某一个信号从发生到产生结果不得超过多少延时？如何设置这个约束？
谢谢。

只看该作者 · 2017-12-7 22:39

CPLD 我没有使用那么多，FPGA我曾经使用一次达97%，烧录后开始还能运行，后来就会发生死机现象。

只看该作者 · 2017-12-14 10:32

小研究发表于 2017-12-7 11:24
谢谢。
我编CPLD，一般都是大致编好，直接实测。以前没有遭遇资源紧张时也便罢了，现在这种情况下，不得 ...

同步电路，一般就约束下时钟频率，io口的建立保持时间。