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[技术讨论]

DDR上拉电阻设计

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楼主
彭段环|  楼主 | 2017-12-13 20:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, 上拉电阻, DDR3, 信号, 信号完整性
各位好：
      最近对DDR3设计感兴趣，想请教一下关于DDR3上拉电阻的问题，有无添加的必要？从信号完整性的角度看通常情况下是加了的，想问一下应该怎么计算出这个上拉电阻？有无什么标准？

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沙发
x1508032093| | 2018-1-20 22:13 | 只看该作者
flyby 挂2片颗粒没必要加上拉匹配，挂4片颗粒加

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板凳
lifevast01| | 2018-1-21 13:34 | 只看该作者
现在DDR3内置ODT，不用加

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地板
小和尚520| | 2018-1-22 17:17 | 只看该作者
lifevast01 发表于 2018-1-21 13:34
现在DDR3内置ODT，不用加

ODT 不是下拉 匹配吗？

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5楼
彭段环|  楼主 | 2018-1-27 19:56 | 只看该作者
lifevast01 发表于 2018-1-21 13:34
现在DDR3内置ODT，不用加

不是吧 ODT只是针对DQ,DQSU,DQSL,DMU,DML等，对于控制信号和地址里面是不具有ODT的把！

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