本帖最后由 hugoodboy 于 2011-6-2 22:14 编辑
大家好,有个问题想问一下, 我用68013通过FIFO的方式与外部FPGA进行通信,采用通道2, 因FPGAP 这边读FIFO是被控制的, 并不是FIFO有数据就一直会读, 测试时发现,当FIFO有数据时,FPGA马上去取数据就,能正常读出数据,当FIFO存入数据后,FPGA因其它的原因等待一段时间去读FIFO时, 读出的数据串少了前半部分,后半部分也少了, 当上位机再发一次数据到FIFO时,FPGA马上读出时, 前一个数据包的后半部分读出来了,再加上新的数据包的前半部分也读出来, 后面发数据包就是重复的这样,大家帮忙分析下是什么原因啊!
还有就是把EP2设成4缓冲, 当向USB-FIFO写入两个数据包的数据后,再启动FPGA去读时, 这时读出的数据全是零, 是不是我读写FIFO的时序有问题啊,但我设为FIFO有数据FPGA立刻去读时,能正常读出数据, 大家帮我分析下啊 |
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